Supercomputing 2015, l'événement qui se déroule ces jours -ci à Austin. Texas, l'établissement de plusieurs annonces de nouveaux produits et technologies qui permettront de caractériser le développement dans le domaine des supercalculateurs

attendue au cours des prochaines années. Il ne pouvait pas manquer à cet égard Intel, qui a longtemps engagé dans le secteur à la fois avec sa propre famille CPU Xeon est avec des accélérateurs de la gamme Xeon Phi.

La société américaine a fourni des informations sur l'atterrissage de Knight, le nom qui identifie la prochaine génération de solutions Xeon Phi qui prennent la place de l'angle de ceux Chevalier sur le marché aujourd'hui. Parmi augmentation 'les nouveautés l dans nombre de cœurs, qui est passé de la précédente 61 au courant 72 étant ainsi en mesure de fournir la puissance de traitement qui touche les 8 Teraflops simple précision et double précision 3 Teraflops. La mémoire de ces cartes sera adopté comme MCDRAM, sur l'emballage du GPU dans le montant de 16 Go.

Parmi les nouveautés mises en œuvre dans les solutions d'atterrissage du chevalier mettre en évidence l'ajout Silvermont à base d'Intel nouveau noyau pour AVX-512 support. À l'heure actuelle Intel travaille actuellement avec des clients qui utilisent les solutions d'atterrissage de Knight dans leurs systèmes. Les versions finales de ces accélérateurs seront commercialisés dans l'année à venir.

Avec ces nouvelles solutions pour l'accélération du traitement parallèle Intel a également annoncé son architecture Omni-Path, qui avait déjà eu l' occasion de parler à l'occasion de 2015 IDF. Avec cette Intel veut mettre en œuvre une nouvelle approche pour les interconnexions à haute vitesse et faible latence requise HPC. Ceux-ci, ainsi que la famille Xeon de processeurs, sont les principaux piliers de la future stratégie de développement d'Intel dans le secteur de la superinformatique, dans lequel, avec processeur puissant architectures sont des technologies spatiales qui accélèrent le traitement parallèle et de veiller à ce que le temps de latence entre les nœuds de calcul ils sont réduits à un minimum.